西門子數位化工業軟體日前推出創新解決方案 Calibre® DesignEnhancer，能幫助積體電路（IC）、自動佈局佈線（P&R）和全客製化設計團隊在 IC 設計和驗證過程中實現「Calibre 設計即正確」設計佈局修改，從而顯著提高生產力、提升設計品質並加快上市速度。
Calibre DesignEnhancer 工具目前提供三種使用模式：
貫孔修改可自動分析佈局，並最多插入超過 100 萬個 Calibre-Clean的「設計即正確」貫孔，以減少貫孔電阻對 EM/IR 和可靠性的影響。基於對佈局和 Signoff 設計規則的透徹了解，貫孔插入可以幫助客戶實現其功耗目標，而不會影響效能或面積指標。
電源/接地增強功能可自動分析佈局，並在開放軌道中插入 Calibre nmDRC-Clean 的貫孔和互連，進而建立並行運作，以降低電源/接地結構上的電阻，並減少與電源線相關的 IR 和 EM 問題。使用 Calibre DesignEnhancer 工具可為客戶減少多達 90% 的 IR 壓降問題。
填充單元插入可最佳化實體驗證就緒所需的去耦電容（DCAP）和填充單元插入。此種插入取代了傳統的 P&R 填充單元插入流程，有助於提供更高品質的結果，並使執行時間加快 10 倍之多。
Calibre DesignEnhancer 解決方案採用了經過驗證的技術、引擎和 Calibre 的合格規則集，可以幫助客戶獲得設計即正確、Calibre DRC-Clean並準備好 Signoff 驗證的結果。此方案可以將 OASIS、GDS 和 LEF/DEF 檔案作為輸入文件讀取，並以 OASIS、GDS 或增量 DEF 檔案的任何組合輸出佈局修改，幫助設計團隊輕鬆地將 Calibre DesignEnhancer 軟體變更返標註（back-annotate）至設計資料庫中，以使用常用的功耗時序分析工具執行功耗和時序分析，從而在設計生命週期的前期提供進一步分析的方法。
Calibre DesignEnhancer 工具使用業界的介面標準，與所有主要設計和實作環境整合，提供了一個易於使用的工作環境。Calibre DesignEnhancer 套件現在可供所有支援 130 nm 到 2 nm 設計的領先晶圓代工廠使用，具體情況取決於使用模型和技術。
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